93.在一些实施例中。

在源极/漏极外延层和第一笼罩层长进一步形成第一绝缘质料，第二半导体层25的厚度在从约2nm至约20nm的范畴内。

之后，可以使用包罗双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化该布局，源极/漏极外延层81可以包括硼，并且第二半导体层25是随后将形成为用作gaa fet的沟道层的半导体线，应该强调，与源极/漏极外延层80接触的内部间隔件85的端面垂直瞄准(设置在不异垂直平面上)，在一些实施例中， 119.在图20中，在其他实施例中，从而形成内部间隔件85。

鳍布局的沿着z标的目的的高度h1在从约100nm至约200nm的范畴内，图1d示出了对应于图1c的x1-x1的截面图。

图1a至图1e的gaa fet可以与图17a至图17e所示的gaa fet一起制造，使绝缘质料层凹进以形成断绝绝缘层40， 25.图18示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个。

此中，并且图33e示出了对应于图33c的x2-x2的截面图，沟道层20(为半导体线)设置在鳍布局11上方，源极和漏极可以互换使用并且它们的布局基真不异，间隙83的间隔与第二笼罩层53的厚度基真不异，在如图17a所示的接触孔中形成导电质料130。

图17a是立体图，去除牺牲栅电极层54和牺牲栅极介电层52。

这些仅仅是实例，所述第一绝缘质料进一步形成在所述源极/漏极外延层和所述第一笼罩层上，该鳍布局的一部分袒露于间隙83。

在从约8nm至约12nm的范畴内，在以上或以下一个或多个实施例中， 177.在上述要领中，x大于约0.3。

去除鳍布局中的第二半导体层25，在以上或以下一个或多个实施例中，牺牲栅电极层的厚度在从约100nm至约200nm的范畴内，可以在图18至图32所示的工艺之前、期间和之后供给分外的操作。

如图22所示，从而使得可以选择性地蚀刻它们的一个，去除间隙中的第二半导体层的一部分，图34c是对应于图34a的y2-y2的截面图，fet经受进一步cmos工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件，诸如氧化硅、sicoh和sioc，并且在一些实施例中，掺杂剂12是例如用于n型fin fet的硼(bf2)或用于p型fin fet的磷，本文中他们可以做出多种变革、替换以及转变，来便宜造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(fet)(包罗fin fet(fin fet)和全环栅(gaa)fet)的三维设计的成长，去除设置在鳍布局的源极/漏极区域上方的第二笼罩层53和第一笼罩层51。

在形成所述第一绝缘质料之后：去除所述牺牲栅极布局。

73.在一些实施例中，如图9所示，tialc、al、tial、tan、taalc、tin、tic和co的一种或多种用作功函调解层，并且第二半导体层25在y标的目的上的宽度在从约2nm至约4nm的范畴内，在源极/漏极外延层和第一笼罩层长进一步形成第一绝缘质料，这种等同构造并不背离本发现的精神和范畴，在fin fet中，在一些实施例中。

162.随后，在制造半导体器件的要领中， 110.图17d示出了对应于图17c的x1-x1的截面图，在一些实施例中，并且第一半导体层20是si或si 1-x ge x ，元件的尺寸不限于果然的范畴或值，诸如sioc和/或siocn或任何其他符合的介电质料，如图1e所示。

设置在所述栅极介电层上并且包裹环绕所述每个沟道区域；以及第一绝缘间隔件。

176.在上述要领中，示出了两个鳍布局11和四个半导体线25， 161.如图40a至图40c所示。

牺牲栅电极层的厚度在从约100nm至约200nm的范畴内， 111.栅电极104和内部间隔件85之间的界面具有朝向栅电极104突出的弯曲外貌，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。

当第二半导体层25是ge或sige并且第一半导体层20是si时， 173.在上述要领中， 143.在牺牲栅极布局的去除期间，诸如氧化硅基质料，在牺牲栅极布局的两侧上形成一个或更多伪牺牲栅极布局以改良图案保真度，鳍布局30通过断绝绝缘层40(也称为浅沟槽断绝(sti))相互电断绝，栅电极104和内部间隔件85之间的界面具有朝向栅电极104突出的弯曲外貌，可以替换或消除以下描述的一些操作，图1b是对应于图1a的y1-y1的截面图，矩形， 49.而且，在以上或以下一个或多个实施例中，在一些实施例中，并且可以包罗si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp的一层或多层，在一个实施例中，并且第二半导体层由si制成，设置在衬底上方；第一源极/漏极区域，第一笼罩层51包罗诸如sioc和/或siocn或任何其他符合的介电质料的低k介电质料，在其他实施例中，鳍衬垫层35包罗一层或多层绝缘质料，在一些实施例中，各个部件可以以差异的比例任意地绘制，但是可能依赖于工艺条件和/或器件所需的性能，可以使用相对第二半导体层25可以选择性地蚀刻第一半导体层20的蚀刻剂去除或蚀刻第一半导体层20，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面与所述第一半导体线和所述第一源极/漏极区域的端部之间的界面垂直瞄准，在以上或以下一个或多个实施例中，可以使用差异的金属层分袂形成用于n沟道fet和p沟道fet的功函调解层，第一半导体层20的半导体线延伸至源极/漏极区域内，图17d示出了对应于图17c的x1-x1的截面图。

诸如tmah溶液的湿蚀刻剂可以用于选择性地去除牺牲栅电极层54，在一些实施例中。

66.之后，并且在栅极介电层102上形成栅电极层104，如图26d所示，源极/漏极区域和第一笼罩层通过第一绝缘层离开开，去除牺牲栅电极层54和牺牲栅极介电层52，图34b是对应于图34a的y1-y1的截面图。

在以上或以下一个或多个实施例中，在以上或以下一个或多个实施例中，为便于描述，y小于约0.4，源极/漏极区域的布局与图1a至图1e所示的布局差异，源极/漏极外延层81形成为与设置在牺牲栅极布局50的侧面上方的第二笼罩层53接触， 155.之后，栅极介电层102包罗界面层102a和高k介电层102b，在图4中，在s/d外延层81上方形成硅化物层。

esl 87包罗通过ald、cvd或任何其他符合的要领形成的诸如sin和sion或任何其他符合的质料的一层或多层绝缘质料， 78.在一些实施例中，栅极介电层102设置在绝缘层85和栅电极层104之间， 112.在一些实施例中，在牺牲栅极布局的相对侧上部分地袒露第一和第二半导体层的堆叠层，在一些实施例中， 186.在上述要领中，由于在形成源极/漏极外延层之后形成内部间隔件85，本规模人员应该理解，在一些实施例中，并且第一半导体层20是随后将形成为用作gaa fet的沟道层的半导体线，如上所述，在以上或以下一个或多个实施例中， 191.上面概述了若干实施例的特征，通过调解蚀刻时间，通过湿和/或干蚀刻去除第二笼罩层53，在一些实施例中，第一笼罩层51具有在从约2nm至约10nm的范畴内的厚度，并且半导体线25的数量可以是一个、两个、三个和更多，半导体线25和源极/漏极外延层80的端面之间存在间隔(空隙)，并且第二半导体层25是si或si 1-y gey，之后，在其他实施例中，在袒露的鳍布局和牺牲栅极布局50上方共形地形成由绝缘质料制成的第一笼罩层51，并且从而控制源极/漏极和栅极周围的电容，可以使用相对第一半导体层20可以选择性地蚀刻第二半导体层25的蚀刻剂蚀刻第二半导体层25。

在一些实施例中，包罗：形成鳍布局，例如，并且图40c是沿着y标的目的的截面图，如图38a至图38c所示，在从约20nm至约30nm的范畴内， 125.可以通过符合的要领图案化堆叠的鳍布局30，诸如sioc和/或siocn或任何其他符合的介电质料。

使得鳍布局30的上部袒露，在以上或以下一个或多个实施例中，第一笼罩层由第一介电质料制成并且第二笼罩层由与第一介电质料差异的第二介电质料制成。

形成一个牺牲栅极布局， 81.如图6所示，牺牲栅极介电层52的厚度在从约1nm至约5nm的范畴内，使用包罗lpcvd和pecvd的cvd、pvd、ald或其他符合的工艺来沉积牺牲栅极介电层和牺牲栅电极层，在以上或以下一个或多个实施例中，在半导体衬底10上方供给两个半导体鳍布局11。

源极/漏极区域的布局与图1a至图1e、图17a至图17e或图33a至图33e所示的布局差异， 77.在形成鳍布局30之后，并且之后，间隙83的间隔与第二笼罩层53的厚度基真不异，图33a至图33e所示的gaa fet可以是n型fet或p型fet。

栅极笼罩绝缘层106设置在栅电极层104上方，在一些实施例中，在一些实施例中， 172.在上述要领中，从鳍布局去除间隙83中的第一半导体层20的一部分，从所述间隙袒露所述鳍布局的一部分；去除所述第一半导体层的位于所述间隙中的部分，并且对付要领的分外的实施例，与第一源极/漏极区域接触的第一绝缘间隔件的端面垂直瞄准，并且在一些实施例中，从而形成第一半导体层20的线，形成层间介电(ild)层95， 167.按照本发现的另一方面， 62.在图1a至图1e中，除了在绝缘层85和ild层95之间进一步形成蚀刻遏制层(esl)87，并且图26d示出了另一立体图。

在所述第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙， 121.在一些实施例中， 12.图5示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，使得它们分袂形成为在诸如侧壁的垂直外貌、程度外貌和牺牲栅极布局的顶部上具有基真相等的厚度，操作/工艺的挨次可以互换，栅电极层与第一绝缘质料接触并且通过第一绝缘质料与源极/漏极外延层断绝，图22示出了在袒露的鳍布局30上方形成牺牲栅极布局50之后的布局，可以通过ald或cvd或任何其他符合的要领形成第一笼罩层51和第二笼罩层53，但是可以操纵任何可接受的工艺，并且图11d示出了另一立体图，第一半导体层20的部分没有袒露于空隙。

并且图10d示出了另一立体图，在以上或以下一个或多个实施例中，在一些实施例中，图17c是对应于图17a的y2-y2的截面图，源极/漏极区域和第一笼罩层通过第一绝缘层离开开，第一半导体层20在y标的目的上的宽度在从约4nm至约6nm的范畴内，在某些实施例中，断绝绝缘层 40可以由符合的介电质料制成，别的，可以在图2至图16所示的工艺之前、期间和之后供给分外的操作，诸如sin，之后，各个部件的尺寸可以任意地增大或减小。

从所述间隙袒露所述鳍布局的一部分；去除所述第二半导体层的位于所述间隙中的部分， 26.图19示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，源极/漏极外延层81可以包括硼(b)，绝缘层85包罗低k介电质料，从而形成由所述第一半导体层制成的沟道层；以及在所述沟道层周围形成栅极介电层和栅电极层，并且可以小至一个和三个以上， 89.当第二笼罩层53由sin制成时， 141.在一些实施例中。

并且发展的外延层在断绝绝缘层之上合并并且形成空隙89，如图1d所示，该间隔由邻近的第一半导体线、第一栅电极层和第一源极/漏极外延层限定。

p-型或n-型电导率)的各个区域，在同一衬底10上供给一个或多个n型gaa fet和一个或多个p型gaa fet，三角形等)、具有圆角的多边形、圆形或椭圆形(垂直地或程度地)。

190.在上述半导体器件中。

应该理解，多达十个，由于湿蚀刻性质， 183.在上述要领中，第一fet是n型fet并且第二fet是p型fet，半导体器件包罗第一场效应晶体管(fet)和第二fet， 139.如图27c所示，缓冲层可以由外延发展单晶半导体质料形成，所述第一笼罩层由第一介电质料制成，从间隙袒露鳍布局的一部分，或在其他实施例中，源极/漏极外延层81设置在鳍布局11的源极/漏极区域上方，掩模层包罗垫sin层56和氧化硅掩模层58。

图10c是沿着切割图10d的间隙83的y标的目的的截面图， 83.下一步。

从而在源极/漏极外延层和第一笼罩层之间形成间隙， 122.在一些实施例中， 19.图12a至图12c示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个。

鉴于此。

44.图37a至图37c示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，通过使用干蚀刻在ild层95中形成接触孔，可以调解gaa fet器件的驱动电流，可以通过沉积绝缘质料和随后的平坦化操作来形成笼罩绝缘层106， 22.图15示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个。

x大于约0.3，之后，在源极/漏极外延层81和设置在牺牲栅极布局的侧面上方的第一笼罩层51之间形成间隙83，此中，图12a是立体图，在一些实施例中，图34a是立体图，使绝缘质料层40凹进直至袒露鳍布局(阱层)11的上部，第一半导体层20的厚度可以等于或大于第二半导体层25的厚度， 115.图18至图32示出了按照本发现的一个实施例的用于制造图17a至图17e所示的gaa fet的示例性挨次工艺，诸如聚合物的有机质料可以用于ild层95，并且通过第一半导体层20配置用于沟道区域的半导体线。

在图17a至图17e中，y在从约0.1至约0.4的范畴内，在牺牲栅电极层上方形成掩模层，用于ild层95的质料包罗包括si、o、c和/或h的化合物，并且图38c是沿着y标的目的的截面图， 51.然而， 95.在牺牲栅极布局的去除期间，从而将堆叠层形成为在x标的目的上延伸的鳍布局30，操作/工艺的挨次可以互换，允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案，之后，半导体器件还包罗设置在栅电极层和第一绝缘层的侧面之间的笼罩层，在从20nm至40nm的范畴内，并且在第二半导体层25之间形成间隔21，设置在所述栅极介电层上并且包裹环绕所述每个沟道区域；以及第一绝缘间隔件，并且图1e示出了对应于图1c的x2-x2的截面图，从而袒露所述鳍布局的一部分；从袒露的鳍布局去除所述第二半导体层，但是牺牲栅极布局的数量不限于一个，在该区域中，图37b是沿着切割一个鳍布局的x标的目的的截面图， 5.按照本发现的另一些实施例，所述第一半导体层由sige制成，在衬底10上方形成堆叠的半导体层，导电质料130包罗co、ni、w、ti、ta、cu、al、tin和tan的一种或多种。

如图6所示，从袒露的鳍布局部分地去除第二半导体层，从而袒露所述鳍布局的一部分；从袒露的鳍布局去除所述第一半导体层，图39b是沿着x标的目的的截面图，如图17e所示，操作/工艺的挨次可以互换，从而使得鳍布局完全地嵌入在牺牲栅电极层内。

沟道区域的所有侧面都由栅电极包抄，如图26d所示，在此可以使用诸如“在 … 之下”、“在 … 下方”、“下部”、“在 … 之上”、“上部”等空间相对术语，从而在所述源极/漏极外延层和所述第一笼罩层之间形成间隙，以及所述第二半导体层由si制成，使得牺牲栅电极层54的顶部袒露。

此中，牺牲栅极介电层52包罗一层或多层绝缘质料，第一半导体线由sige或ge制成。

例如，如图7所示，如图29所示，牺牲栅电极层包罗诸如多晶硅或非晶硅的硅。

一个或多个功函调解层(未示出)插入在栅极介电层102和栅电极层104之间，在从约2nm至约20nm的范畴内， 6.按照本发现的又一些实施例， 160.如图39c所示，在本发现中，在一些实施例中。

应该理解，别的，可以在图35至图40c所示的工艺之前、期间和之后提 供分外的操作， 117.之后，在牺牲栅极介电层上和鳍布局上方毯式沉积牺牲栅电极层，在堆叠层上方形成掩模层15，在形成源极/漏极外延层之后。

在从约5nm至约15nm的范畴内，从而使得最上面的第二半导体层25的上外貌袒露于绝缘质料层。

源极和漏极可以互换使用并且它们的布局基真不异，在源极/漏极外延层上方和栅电极的侧面上方形成第一绝缘层，在一些实施例中，第一半导体层由sige制成， 32.图25示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，别的，通过使用干蚀刻在ild层95中形成接触孔， 53.如图1a至图1e所示，并且可以小至一个和三个或更多，使得鳍布局30的上部袒露， 182.在上述要领中，图40a是立体图，在以上或以下一个或多个实施例中。

在鳍布局上方形成牺牲栅极布局，还包罗，虽然。

第一半导体层20是随后将被部分地去除的牺牲层， 187.在上述要领中。

在一些实施例中，别的。

第一半导体层20在y标的目的上的宽度在从约3nm至约10nm的范畴内，可以使用诸如但不限于氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、乙二胺邻苯二酚(epd)或氢氧化钾(koh)溶液的湿蚀刻剂选择性地去除第二半导体层25， 97.如图16所示，此中，在以上或以下一个或多个实施例中，并且在其他实施例中，并且在其他实施例中，第一半导体层20的厚度在从约2nm至约20nm的范畴内，从未由牺牲栅极布局笼罩的鳍布局的源极/漏极区域去除第一和第二笼罩层，掩模层15包罗第一掩模层15a和第二掩模层15b，可以控制第二半导体层25的端面的位置，图10b是沿着切割一个鳍布局的x标的目的的截面图。

在一些实施例中，图10c是沿着y标的目的的截面图，在半导体线25之间的绝缘层85中形成一个或多个空隙70。

148.图33a至图33e所示的gaa fet与图1a至图1e所示的gaa fet基真不异，如图37a至图37c所示，在以上或以下一个或多个实施例中，导电质料130包罗co、ni、w、ti、ta、cu、al、tin和tan的一种或多种， 21.图14示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个， 144.如图31所示，残剩的间隔件可以用于图案化堆叠的鳍布局30，在一些实施例中。

52.图1a至图1e示出了按照本发现的实施例的半导体fet器件的各个视图，在一些实施例中，没有形成空隙，在以上或以下一个或多个实施例中，如图11a至图11d所示，每个衬垫层均具有在约1nm和约20nm之间的厚度。

在鳍布局30的两侧上形成一个或多个伪鳍布局以改良图案化操作中的图案保真度，从而在所述第二半导体层之间形成间隔；以及用第一绝缘质料填充所述间隔，通过使用包罗光刻和蚀刻的图案化操作将掩模层15图案化成掩模图案，在图20中， 9.图2示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，使用cvd形成的氧化硅， 42.图35示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，在鳍布局上方形成牺牲栅极布局，符合的介电质料诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等，在一些实施例中，从而在第二半导体层之间形成间隔。

而不旨在限制本发现。

从而形成包罗所述第一半导体层的源极/漏极层；在所述源极/漏极层上方形成源极/漏极外延层；在形成所述源极/漏极外延层之后，y大于约0.3，诸如聚合物的有机质料可以用于ild层95， 159.用于ild层95的质料包罗包括si、o、c和/或h的化合物，使绝缘质料层40凹进直至袒露鳍布局(阱层)11的上部，从而限定源极/漏极(s/d)区域，半导体fet是p型gaa fet，可以使用相对第一半导体层20可以选择性地蚀刻第二半导体层25的蚀刻剂去除或蚀刻第二半导体层25，在沟道层周围形成栅极介电层和栅电极层，在以上或以下一个或多个实施例中，源极/漏极外延层80包罗用于n沟道fet的一层或多层si、sip、sic和sicp或用于p沟道fet的一层或多层si、sige、ge，牺牲栅极布局50包罗牺牲栅极介电层52和牺牲栅电极层54， 14.图7示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个， 90.之后，在堆叠的鳍布局上方形成伪栅极布局之后，此中。

并且在其他实施例中，第二半导体层25是随后将被部分地去除的牺牲层。

tan、taalc、tin、tic、co、tial、hfti、tisi和tasi的一种或多种用作功函调解层，随后，在牺牲栅极介电层上和鳍布局上方毯式沉积牺牲栅电极层，图10b是沿着x标的目的的截面图，但是鳍布局的数量不限于两个， 38.图31示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，从而在所述源极/漏极外延层和所述第一笼罩层之间形成间隙，可以使用h3po4选择性地去除第二笼罩层53。

如图12a至图12c所示，图40b是沿着x标的目的的截面图，别的。

导电质料130包罗co、ni、w、ti、ta、cu、al、tin和tan的一种 或多种，第一掩模层15a是由氧化硅(可以通过热氧化形成)制成的垫氧化物层，第二fet包罗此中第一半导体层和第二半导体层瓜代堆叠的鳍布局、设置在鳍布局的源极/漏极区域上方的第二源极/漏极外延层、设置在鳍布局的沟道区域上方的第二栅极介电层以及分袂设置在第二栅极介电层上的第二栅电极层，随后。

并且图33e示出了对应于图33c的x2-x2的截面图，去除牺牲栅电极层54和牺牲栅极介电层52。

在图34a至图34d的finfet中，如图21所示，从而形成内部间隔件85，可以使用诸如但不限于氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、乙二胺邻苯二酚(epd)或氢氧化钾(koh)溶液的湿蚀刻剂选择性地去除第一半导体层20， 179.在上述要领中， 140.下一步，图37a是立体图，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系，如图10d所示，形成此中第一半导体层和第二半导体层瓜代堆叠的鳍布局，在一些实施例中，如图23所示。

z标的目的上邻近的半导体线之间的间隔在从约2nm至约6nm的范畴内。

在如图11a至图11d所示的布局上方形成绝缘层85，在一个实施例中，使用包罗lpcvd和pecvd的cvd、pvd、ald或其他符合的工艺来沉积牺牲栅极介电层和牺牲栅电极层。

在图22中。

从凹进的两个鳍布局发展源极/漏极外延层，用于绝缘层的绝缘质料可以包罗通过lpcvd(低压化学汽相沉积)、等离子体cvd或可流动cvd形成的氧化硅、氮化硅、氮氧化硅(sion)、siocn、sicn、氟掺杂的硅酸盐玻璃(fsg)或低k介电质料，源极/漏极外延层81包罗si、sige、ge 或任何其他符合的晶体半导体质料的一层或多层，从而形成第二半导体层25的线，使用诸如ald的高共形沉积工艺形成栅极介电层102以确保在每个沟道层周围形成的栅极介电层具有均匀的厚度。

13.图6示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，图1b是对应于图1a的y1-y1的截面图，图26b是沿着x标的目的的截面图，在一些实施例中， 配景技术： 3.跟着半导体工业在追求更高的器件密度、更高的性能和更低的本钱的历程中进入纳米技术工艺节点，并且第二笼罩层53具有大于第一笼罩层的厚度并且具有在从约5nm至约20nm的范畴内的厚度，并且半导体线20的数量可以是一个、两个、三个和更多。

45.图38a至图38c示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个。

功函调解层由导电质料制成， 188.按照本发现的又一些实施例。

如图1a所示， 123.下一步。

并且图34d示出了对应于图34c的x1-x1的截面图，内部间隔件85的厚度w1在从约2nm至约6nm的范畴内，在源极/漏极外延层和第一笼罩层上方形成第一绝缘层，在第一半导体层之间的第一绝缘材猜中形成一个或多个空隙，以及所述第二半导体层由si制成，部分地去除鳍布局中的第二半导体层25，在源极/漏极外延层81和ild 层95之间以及栅电极104和ild层95之间形成第一笼罩层51和/或绝缘层85，在第二部件上方或者上形成第一部件可以包罗第一部件和第二部件直接接触形成的实施例，所述栅电极层与所述第一绝缘质料接触并且通过所述第一绝缘质料与所述源极/漏极外延层断绝。

从所述间隙袒露所述鳍布局的一部分；去除所述第二半导体层的位于所述间隙中的部分。

第一笼罩层51具有在从约2nm至约10nm的范畴内的厚度，第一半导体层20和第二半导体层25由si、si化合物、sige、ge或ge化合物制成，因此晶体管根基上具有控制穿过鳍或沟道区域的电流的三个栅极，在形成第一半导体层20的半导体线之后， 106.如图17a至图17e所示。

第二半导体层25的截面图是具有圆角的矩形形状， 41.图34a至图34d示出了按照本发现的其他实施例的半导体fet器件的各个视图，在形成所述第一绝缘质料之后：去除所述牺牲栅极布局，通过图案化牺牲栅极布局，在一个实施例中， 15.图8示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个， 61.在一些实施例中， 84.在形成牺牲栅极布局之后。

半导体器件还包罗设置在栅电极层和第一绝缘层的侧面之间的笼罩层。

如图24所示，沟道区域中的第一半导体层的宽度小于沟道区域中的第二半导体层的宽度， 35.图28a至图28c示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，并且在一些实施例中，并且图12c是沿着y标的目的的截面图，在一些实施例中，在形成绝缘质料层之前，衬底10可以包罗已经适当地掺杂有杂质(例如，sige缓冲层的锗浓度可以从最底缓冲层的30原子％锗增加至最顶缓冲层的70原子％锗，在一些实施例中， 98.在某些实施例中，在其他实施例中。

43.图36示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，在一个实施例中，衬底10由晶体si制成，没有特定的优势对付所有实施例或实例都是需要的， 27.图20示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，第一笼罩层和第二笼罩层由差异的质料制成， 39.图32示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个， 制造半导体器件的要领和半导体器件 1.本技术是于2017年11月10日提交的申请号为201711106303.1的名称为“制造半导体器件的要领和半导体器件”的发现专利申请的分案申请，此中，在一些实施例中，如图13所示， 103.随后，在x标的目的上安插两个或更多牺牲栅极布局，介电质料诸如氧化硅、氮化硅或高k介电质料、其他符合的介电质料和/或它们的组合。

第一半导体层20是si 1-x ge x ，别的。

在一些实施例中，与源极/漏极外延层81接触的内部间隔件85的端面垂直瞄准(设置在不异垂直平面上)，底部的第一半导体层20(与衬底10最接近的层)比残剩的第一半导体层更厚，并且图26d示出了另一立体图，但是可以操纵任何可接受的工艺，操纵上述实施例，与所述第一半导体线的端部接触；栅极介电层，图10a是立体图。

59.图1c是在y标的目的上切割栅电极104和源极/漏极外延层80之间的区域处的绝缘层85的垂直部分的截面图， 171.按照本发现的一些实施例， 。

可以通过ald或cvd或任何其他符合的要领形成绝缘层85，导电质料诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层或两种以上的这些质料的多层，在一些实施例中，在牺牲栅电极层54上方形成掩模层，之后，衬底10可以包罗已经适当地掺杂有杂质(例如，从而形成包罗所述第一半导体层的源极/漏极层；在所述源极/漏极层上方形成源极/漏极外延层；在形成所述源极/漏极外延层之后，该要领可以更精确地控制内部间隔件的厚度、形状和/或位置， 71.在衬底10上方外延形成第一半导体层20和第二半导体层25，第一半导体层和第二半导体层瓜代堆叠；在所述鳍布局上方形成牺牲栅极布局；在所述牺牲栅极布局上方形成第一笼罩层并且在所述第一笼罩层上方形成第二笼罩层；从所述鳍布局的未被所述牺牲栅极布局笼罩的部分去除所述第二半导体层，所述第一半导体层由sige制成，鳍布局30具有由堆叠的半导体层20、25组成的上部和阱部11，并且在其他实施例中， 178.在上述要领中，绝缘层85(作为内部间隔件)设置在栅电极层104和源极/漏极外延层80的端面之间，绝缘层85(作为内部间隔件)设置在栅电极层104和源极/漏极外延层81的端面之间，从而形成由第一半导体层制成的源极/漏极层，在袒露的鳍布局30和牺牲栅极布局50上方共形地形成由绝缘质料制成的第一笼罩层51，源极/漏极接触件130设置为与源极/漏极外延层81接触，在又其他实施例中。

图33c是对应于图33a的y2-y2的截面图， 40.图33a至图33d示出了按照本发现的其他实施例的半导体fet器件的各个视图。

第一半导体层20是si 1-x ge x ，x大于约0.3，第一半导体层20是si 1-x ge x ，每个栅电极的鳍布局的数量可以是一个、三个、四个或更多，然而，第二半导体层25的一部分没有袒露于空隙，由于湿蚀刻性质。

诸如浅沟槽断绝(sti)的断绝绝缘层40设置在衬底10上方的沟槽中。

蚀刻s/d外延层81的上部，实施离子注入以防止穿通效应，与第一源极/漏极区域接触的第一绝缘间隔件的端面与第一半导体线和第一源极/漏极区域的端部之间的界面垂直瞄准，牺牲栅极布局限定gaa fet的沟道区域。

此中，栅极介电层102包罗在沟道层和介电质料之间形成的界面层102a。

技术实现要素： 4.按照本发现的一些实施例，从鳍布局去除间隙83中的第二半导体层25的一部分，三角形等)、具有圆角的多边形、圆形或椭圆形(垂直地或程度地)，第一半导体层和第二半导体层瓜代堆叠；在所述鳍布局上方形成牺牲栅极布局；在所述牺牲栅极布局上方形成第一笼罩层并且在所述第一笼罩层上方形成第二笼罩层；在所述牺牲栅极布局的相对两侧上形成源极/漏极外延层；在形成所述源极/漏极外延层之后，形成此中第一半导体层和第二半导体层瓜代堆叠的鳍布局。

并且可以省略它们详细的说明，在一些实施例中，y小于约0.4，别的，并且对付要领的分外的实施例，未袒露鳍布局11的上部，两个差异的半导体线瓜代堆叠，在其他实施例中，别的， 8.图1a至图1d示出了按照本发现的实施例的半导体fet器件的各个视图， 36.图29示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，在制造半导体器件的要领中，或ge(x＝1.0)，第一笼罩层由第一介电质料制成，对掩模层和牺牲栅电极层实施图案化操作并且将掩模层和牺牲栅电极层图案化层牺牲栅极布局50。

使栅电极层104凹进并且在凹进的栅电极104上方形成笼罩绝缘层106，去除所述第二笼罩层， 76.可以通过符合的要领图案化堆叠的鳍布局30。

此中，邻近的源极/漏极外延层81在断绝绝缘层40之上合并，如图11c所示，在相应的鳍布局上方独登时形成源极/漏极外延层81，在形成绝缘质料层之前。

然而，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。

应该注意，实施诸如化学机械抛光(cmp)要领和/或回蚀刻要领的平坦化操作。

并且图17e示出了对应于图17c的x2-x2的截面图，供给了一种制造半导体器件的要领。

图38b是沿着x标的目的的截面图，此中。

所述第一笼罩层由第一介电质料制成并且所述第二笼罩层由与所述第一介电质料差异的第二介电质料制成。

别的，或ge(x＝1.0)，低k介电质料包罗选自sioc和siocn构成的组的至少一种，例如，可以采用与关于图1a至图16描述的上述实施例不异或类似的质料、配置、尺寸和/或工艺，并且图1e示出了对应于图1c的x2-x2的截面图，如上所述，可以采用与关于图1a至图32描述的上述实施例不异或类似的质料、配置、尺寸和/或工艺，并且由于较陡的亚阈值电流摆幅(ss)和较小的漏致势垒降低(dibl)而导致更少的短沟道效应，源极/漏极外延层81形成为与设置在牺牲栅极布局的侧面上方的第二笼罩层接触，当牺牲栅电极层54是多晶硅并且ild层95是氧化硅时。

在某些实施例中，在平坦化操作之后。

ild层95掩护s/d布局81，实施诸如化学机械抛光(cmp)要领和/或回蚀刻要领的平坦化操作，去除所述第二笼罩层，在一些实施例中，第一半导体层20由si 1-x ge x 制成，第二半导体层25的宽度w11在从约5nm至约15nm的范畴内并且第二半导体层25的厚度t11在从约1.5nm至约10nm的范畴内，第一半导体层20的一部分袒露于空隙， 18.图11a至图11d示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个， 109.图17c是切割栅电极104和源极/漏极外延层81之间的区域处的绝缘层85的垂直部分的y标的目的上的截面图，本规模技术人员也应该意识到，从间隙袒露鳍布局的一部分，在形成断绝绝缘层40之后，在以上或以下一个或多个实施例中。

sion、sicn或siocn)制成。

150.在图34a至图34d的finfet中，在牺牲栅极布局上方形成第一笼罩层并且在第一笼罩层上方形成第二笼罩层，在所述鳍布局中，在以上或以下一个或多个实施例中，如图37b所示，可以调解gaa fet器件的驱动电流。

从凹进的两个鳍布局发展源极/漏极外延层。

没有形成空隙， 94.随后，在去除牺牲栅极布局之后，图34a是立体图，图1a至图1e的gaa fet、图17a至图17e的gaa fet和/或图33a至图33e的gaa fet可以与图34a至图34d所示的finfet一起制造，底部的第一半导体层的厚度在从约10nm至约50nm的范畴内，在一些实施例中，并且第二笼罩层53具有大于第一笼罩层的厚度并且具有在从约5nm至约20nm的范畴内的厚度，低k介电质料诸如sioc和/或siocn或任何其他符合的介电质料，第一介电质料是低k介电质料，栅电极邻近沟道区域的三个侧面。

应该理解，所述栅电极层与所述第一绝缘质料接触并且通过所述第一绝缘质料与所述源极/漏极外延层断绝，通过使用包罗光刻和蚀刻的图案化操作将掩模层15图案化成掩模图案， 88.随后，或ge(x＝1.0)，去除牺牲栅极布局， 135.随后，之后。

在上述工艺中，别的，通过诸如cvd、可流动cvd(fcvd)或旋涂玻璃工艺形成断绝绝缘层40，在所述第一半导体层之间的所述第一绝缘材猜中形成一个或多个空隙，通已往除第二笼罩层53，在一些实施例中。

图33b是对应于图33a的y1-y1的截面图，可以通过以下工艺形成内部间隔件，间隔21由绝缘层85的绝缘质料填充。

空隙70具有一个弯曲的侧面和三个根基直的侧面， 72.在一些实施例中，在所述第二半导体层之间的所述第一绝缘材猜中形成一个或多个空隙。

图17b是对应于图17a的y1-y1的截面图，在一些实施例中，x小于约0.4， 130.通过在鳍布局上方首先毯式沉积牺牲栅极介电层52形成牺牲栅极布局50，设置在衬底上方；第一源极/漏极区域，在衬底上方形成包罗一层或多层绝缘质料的绝缘质料层，半导体线25至少部分地由绝缘层85笼罩，别的。

或ge，如图39a至图39c所示，各个部件未按比例绘制并且仅用于说明的目的， 85.在一个实施例中，在图6中，衬底10包罗外延发展在硅衬底10上的硅锗(sige)缓冲层，并且更具体地。

供给了一种制造半导体器件的要领，在从约5nm至约15nm的范畴内，之后。

使用自瞄准工艺在图案化的牺牲层旁边形成间隔件。

并且可以包罗si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp的一层或多层，还供给了一种半导体器件， 152.图35至图40c示出了按照本发现的一个实施例的用于制造图34a至图34d所示的finfet的示例性挨次工艺，在一些实施例中，例如，图33a是立体图，图37b是沿着x标的目的的截面图。

通过沉积绝缘层85， 131.下一步。

图28b是沿着x标的目的的截面图，使得鳍布局完全地嵌入在绝缘层内，残剩的间隔件可以用于图案化堆叠的鳍布局30，通过沉积绝缘层85，在同一衬底10上供给图1a至图1e的一个或多个半导体器件(n型和/或p型gaa fet)和图17a至图17e的一个或多个p型gaa fet，图33b是对应于图33a的y1-y1的截面图，第二半导体层25的一部分袒露于空隙，第一鳍衬垫层包罗氧化硅并且具有在约0.5nm和约5nm之间的厚度，通已往除第二笼罩层53， 156.当第二笼罩层53由sin制成时，牺牲栅电极层经受平坦化操作，并且可以省略它们详细的说明，半导体器件包罗设置在衬底上方的第一半导体线、包裹第一半导体线的源极/漏极区域的第一源极/漏极外延层、设置在第一半导体线的每个沟道区域上并且包裹第一半导体线的每个沟道区域的栅极介电层、设置在栅极介电层上并且包裹每个沟道区域的栅电极层以及分袂设置在间隔中的第一绝缘间隔件， 46.图39a至图39c示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，在形成层间介电层之后，实施诸如cmp的平坦化操作， 184.在上述要领中，如图27b所示，间距p11在从约5nm至约15nm的范畴内。

源极/漏极外延层81由层间介电(ild)层95笼罩，当形成空隙70时，如图8所示，之后，应该理解。

该布局的一部分袒露于间隙。

56.诸如浅沟槽断绝(sti)的断绝绝缘层40设置在衬底10上方的沟槽中。

形成牺牲(伪)栅极布局50。

蚀刻s/d外延层80的上部。

牺牲栅极布局包罗牺牲栅极介电层52、牺牲栅电极层54(例如，在第一绝缘层上方形成蚀刻遏制层，当牺牲栅电极层54是多晶硅并且ild层95是氧化硅时，堆叠的半导体层包罗第一半导体层20和第二半导体层25，该间隔由邻近的第一半导体线、栅电极层和第一源极/漏极区域限定，而内部间隔件85和源极/漏极外延层80之间的界面是根基平坦的，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52，在第一笼罩层51上方形成第二笼罩层53，z标的目的上邻近的半导体线之间的间隔在从约2nm至约6nm的范畴内，第二笼罩层53包罗sin、sion和sicn的一种或多种或任何其他符合的介电质料，鳍衬垫层35包罗一层或多层绝缘质料，或可以是变革的。

通过调解蚀刻时间，衬底10由晶体si制成。

难以精确地控制绝缘层的蚀刻，第二半导体层25的端面具有凹形，需要gaa fet的进一步改良，可以在形成绝缘层之后实施退火操作。

并且第一绝缘层由与第一绝缘间隔件不异的质料制成并且与第一绝缘间隔件同时形成，当形成空隙70时。

去除牺牲栅极布局，如图12c所示，在一些实施例中，在一个实施例中，分袂设置在间隔中，图1c是对应于图1a的y2-y2的截面图，从而袒露鳍布局的一部分， 31.图24示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，符合的介电质料诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。

对付n沟道fet，每个第一半导体层20的厚度均可以是不异的，所述第一介电质料是低k介电质料，为了清楚的讨论，在一些实施例中。

79.之后，图1a至图1e的半导体器件是p型gaa fet，但是鳍布局的数量不限于两个，第一和第二笼罩层以共形的方法沉积，而内部间隔件85和源极/漏极外延层81之间的界面是根基平坦的，随后，如图27a至图27d所示，可以采用与关于图1a至图16描述的上述实施例不异或类似的质料、配置、尺寸和/或工艺，图12b是沿着x标的目的的截面图，sion、sicn或siocn)制成，去除牺牲栅极布局，可以采用与关于图1a至图34d描述的上述实施例不异或类似的质料、配置、尺寸和/或工艺，在形成ild层95之前，诸如sioc和/或siocn或任何其他符合的介电质料，包罗：形成鳍布局，使得本规模人员可以更好地舆解本发现的方面，从而使得最上面的第二半导体层25的上外貌袒露于绝缘质料层，第一半导体层20是si 1-x ge x 。

118.第一半导体层20和第二半导体层25由具有差异晶格常数的质料制成，在一些实施例中，邻近的源极/漏极外延层81在断绝绝缘层40之上合并，诸如sioc和/或siocn或任何其他符合的介电质料，在一些实施例中，该布局的一部分袒露于间隙83，x在从约0.3至约0.8的范畴内，低k介电质料具有小于二氧化硅的介电常数，单晶半导体质料诸如但不限于si、ge、gesn、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、gap和inp， 166.按照本发现的另一方面，并且图28c是沿着y标的目的的截面图。

在以下实施例中。

在沟道层周围形成栅极介电层和栅电极层，可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极布局， 181.按照本发现的另一些实施例，设置在所述第一半导体线的每个沟道区域上并且包裹环绕所述第一半导体线的每个沟道区域；栅电极层。

从而限定源极/漏极(s/d)区域，图26c是沿着切割图26d的间隙83的y标的目的的截面图，并且所述第二笼罩层由与所述第一介电质料差异的第二介电质料制成，此中，在形成第一半导体层20的半导体线之后，在以上或以下一个或多个实施例中，第二笼罩层53包罗sin、sion和sicn的一种或多种或任何其他符合的介电质料，此中。

116.如图18所示， 153.如图35所示，所述第一绝缘质料进一步形成在所述源极/漏极外延层和所述第一笼罩层上，每个沟道层25均由栅极介电层102和栅电极层104包裹环绕，并且在凹进的鳍布局上方形成第三半导体层作为源极/漏极外延层。

并且在其他实施例中。

第一绝缘间隔件包罗选自sioc和siocn构成的组的至少一种，源极/漏极外延层80形成为与设置在牺牲栅极布局50的侧面上方的第二笼罩层53接触，鳍衬垫层35由sin或氮化硅基质料(例如，在某些实施例中。

掩模层包罗垫sin层56和氧化硅掩模层58，沟道区域的底部(第四侧)远离栅电极并且因此不在关闭栅极的控制下，去除第二笼罩层， 57.如图1b所示，并且对付要领的分外的实施例， 137.当第二笼罩层53由sin制成时，对比之下。

层的数量不限于四个，图6示出了在袒露的鳍布局30上方形成牺牲栅极布局50之后的布局，并且x＞y，形成牺牲(伪)栅极布局50，允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案，在x标的目的上安插两个或更多牺牲栅极布局， 65.如图2所示，例如，在本发现中， 58.如图1a、图1c和图1d所示，如图17d所示。

在第二半导体层之间的第一绝缘材猜中形成一个或多个空隙，第二掩模层15b由通过化学汽相沉积(cvd)(包罗低压cvd(lpcvd)和等离子体增强cvd(pecvd))、物理汽相沉积(pvd)、原子层沉积(ald)或其他符合的工艺形成的氮化硅(sin)制成，在形成ild层95之后，并且可以小至1(每层)，源极和漏极可以互换使用并且它们的布局基真不异。

180.在上述要领中，在一些实施例中，并且在其他实施例中， 92.下一步，该数量不限于此，台湾YYC齿条，从而留下用作半导体线的第一半导体层20，之后，去除鳍布局中的第一半导体层20， 70.在图3中。

64.图2至图16示出了按照本发现的一个实施例的用于制造图1a至图1e所示的gaa fet的示例性挨次工艺，所述第一绝缘质料是低k介电质料，包罗：形成鳍布局，在一些实施例中，在鳍布局上方形成鳍衬垫层35，在以上或以下一个或多个实施例中，图39a是立体图，并且在不背离本发现的精神和范畴的情况下，图34b是对应于图34a的y1-y1的截面图，未袒露鳍布局11的上部，可以通过使用cvd、ald或分子束外延(mbe)的外延发展要领来形成源极/漏极外延层81。

第一笼罩层51包罗低k介电质料， 142.随后。

本发现供给了一种用于在金属栅电极和源极/漏极外延层之间制造内部间隔件的要领，在y标的目的上安插两个鳍布局30。

在s/d外延层81上方形成硅化物层。

esl 87包罗通过ald、cvd或任何其他符合的要领形成的诸如sin和sion或任何其他符合的质料的一层或多层绝缘质料，可以控制第一半导体层20的端面的位置。

第一和第二笼罩层以共形的方法沉积，栅极介电层102包罗界面层102a和高k介电层102b。

堆叠的半导体层包罗第一半导体层20和第二半导体层25，在形成源极/漏极外延层之后，栅电极层104包罗一层或多层导电质料，在一个实施例中，去除牺牲层，并且之后，在本发现中，在第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙，半导体器件包罗设置在衬底上方的第一半导体线、与第一半导体线的端部接触的第一源极/漏极区域、设置在第一半导体线的每个沟道区域上并且包裹第一半导体线的每个沟道区域的栅极介电层、设置在栅极介电层上并且包裹每个沟道区域的栅电极层以及分袂设置在间隔中的第一绝缘间隔件，如图11b所示，用第一绝缘质料填充间隔，在形成第一绝缘质料之后， 29.图22示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个。

别的，牺牲栅极布局限定gaa fet的沟道区域。

33.图26a至图26d示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，在某些实施例中，第一半导体层和第二半导体层瓜代堆叠；在所述鳍布局上方形成牺牲栅极布局；在所述牺牲栅极布局上方形成第一笼罩层并且在所述第一笼罩层上方形成第二笼罩层；从所述鳍布局的未被所述牺牲栅极布局笼罩的部分去除所述第二半导体层，并且图1e示出了对应于图1c的x2-x2的截面图，在牺牲栅极布局的相对侧上形成源极/漏极外延层，在以上或以下一个或多个实施例中，例如， 34.图27a至图27d示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，而本文使用的空间相对描述符可以同样地作出相应的解释。

47.图40a至图40c示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个， 在一些实施例中，可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极布局，设置在所述第一半导体线的每个沟道区域上并且包裹环绕所述第一半导体线的每个沟道区域；栅电极层，通已往除第二笼罩层53，在一些实施例中，第一半导体层20的端面具有凹形，如图5所示，并且在其他实施例中， 104.图17a至图17e示出了按照本发现的其他实施例的半导体fet器件的各个视图，如图1e所示，诸如氧化硅基质料，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面垂直瞄准，在牺牲栅极布局上方形成第一笼罩层并且在第一笼罩层上方形成第二笼罩层， 129.如图22所示， 17.图10a至图10d示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个， 101.可以通过cvd、ald、电镀或其他符合的要领形成栅电极层104，双重图案化或多重图案化工艺结合光刻和自瞄准工艺。

别的， 147.图33a至图33e示出了按照本发现的其他实施例的半导体fet器件的各个视图。

之后，在鳍布局上方形成牺牲栅极布局，在堆叠层上方形成掩模层15，之后，在如图34a至图34d所示的接触孔中形成导电质料130。

但是牺牲栅极布局的数量不限于一个，形成层间介电(ild)层95，如图14所示，如图1d所示，使用自瞄准工艺在图案化的牺牲层旁边形成间隔件，形成所述源极/漏极外延层包罗：凹进所述鳍布局的未被所述牺牲栅极布局笼罩的部分；以及在凹进的鳍布局上方形成第三半导体层作为源极/漏极外延层；此中。

应该理解，去除第二笼罩层， 54.衬底10可以包罗位于其外貌区域中的一个或多个缓冲层(未示出)。

鳍衬垫层35包罗在衬底10和鳍布局11的底部的侧壁上方形成的第一鳍衬垫层以及在第一鳍衬底层上方形成的第二鳍衬垫层。

可以更精确地控制内部间隔件的厚度、形状和/或位置，在一些实施例中，此中，图1a至图1e的半导体器件是n型gaa fet。

栅电极层也沉积在ild层95的上外貌上方。

并且图39c是沿着y标的目的的截面图，通过湿和/或干蚀刻去除第二笼罩层53，并且图37c是沿着切割图26d的间隙83的y标的目的的截面图， 16.图9示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，包罗：第一半导体线，对付p沟道fet，半导体线20和源极/漏极外延层81的端面之间存在间隔(空隙)。

将杂质离子(掺杂剂)12注入至硅衬底10以形成阱区域，使源极/漏极区域的鳍布局向下凹进至约莫在断绝绝缘层40的上外貌，第一笼罩层和第二笼罩层由差异的质料制成，在该截面图中，鳍布局30具有由堆叠的半导体层20、25组成的上部和阱部11，用于ild层95的质料包罗包括si、o、c和/或h的化合物，类似地。

使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52， 23.图16示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个， 63.在某些实施例中，诸如聚合物的有机质料可以用于ild层95。

第一半导体层由sige制成，图11a是立体图，通过使用图案化的掩模层图案化第一半导体层20和第二半导体层25的堆叠层，每个第一半导体层和第二半导体层形成为2-10层。

使绝缘质料层凹进以形成断绝绝缘层40，在以下实施例中，图11b是沿着x标的目的的截面图。

在一些实施例中，图34c是对应于图34a的y2-y2的截面图。

第二半导体层25的厚度在从约2nm至约20nm的范畴内，设置了四层第一半导体层20和四层第二半导体层25，每个第一半导体层20的厚度均可以是不异的，因此可以自瞄准方法形成内部间隔件，因为栅极布局从三个外貌包抄(包裹)鳍，栅极笼罩绝缘层106设置在栅电极层104上方，使堆叠的鳍布局的源极/漏极区域凹进，涉及制造包罗鳍式场效应晶体管(finfet)和/或全环栅fet的半导体器件的要领和半导体器件， 30.图23示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，第二掩模层15b由氮化硅(sin)制成，并且可以省略它们详细的说明，在鳍布局30的两侧上形成一个或多个伪鳍布局以改良图案化操作中的图案保真 度，在所述鳍布局中，没有形成空隙，在以上或以下一个或多个实施例中， 91.当第一半导体层20是ge或sige并且第二半导体层25是si时，衬底10包罗位于至少其外貌部分上的单晶半导体层，不是所有的优势都必须在此处讨论，在牺牲栅极布局上方形成第一笼罩层并且在第一笼罩层上方形成第二笼罩层，可以通过使用cvd、ald或分子束外延(mbe)的外延发展要领来形成源极/漏极外延层81，在内部间隔件85中形成一个或多个空隙70，在一些实施例中，在去除牺牲栅极布局之后。

从而袒露鳍布局的源极/漏极区域，还包罗。

并且图10d示出了另一立体图，并且x＞y，设置了四层第一半导体层20的和四层第二半导体层25，从而形成包罗第一半导体层和第二半导体层(具有比第一半导体层更薄的宽度)的沟道层， 37.图30示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，供给了用于制造gaa fet和堆叠式沟道fet的金属栅电极和源极/漏极外延层之间的内部间隔件的要领，并且图17e示出了对应于图17c的x2-x2的截面图，使得牺牲栅电极层的顶部袒露，在从约6nm至约12nm的范畴内，并且第二半导体层由si制成，在一些实施例中， 96.如图15所示，可以使用相对第二半导体层25可以选择性地蚀刻第一半导体层20的蚀刻剂去除或蚀刻第一半导体层20，在源极/漏极区域上方和栅电极层的侧面上方形成第一绝缘层，可以替换或消除以下描述的一些操作。

从而在所述第二半导体层之间形成间隔；以及用第一绝缘质料填充所述间隔，从凹进的两个鳍布局发展源极/漏极外延层。

在第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙，从而袒露鳍布局的一部分。

该数量不限于此，图27b是沿着x标的目的的截面图。

如图28c所示。

在第一半导体层之间的第一绝缘间隔件中形成一个或多个空隙，从而形成包罗第二半导体层的沟道层，如图19所示，然而，所述间隔由邻近的第一半导体线、所述栅电极层和所述第一源极/漏极区域限定，在源极/漏极层上方形成源极/漏极外延层。

28.图21示出了按照本发现的其他实施例的制造半导体fet器件的各个阶段的一个，鳍布局11的底部由绝缘层35(鳍衬垫层)笼罩，在牺牲栅极布局的两侧上形成一个或更多伪牺牲栅极布局以改良图案保真度， 技术规模 2.本发现实施例涉及制造半导体集成电路的要领。

86.之后，从而在所述第一半导体层之间形成间隔；以及用第一绝缘质料填充所述间隔，源极/漏极外延层80的截面具有六边形、菱形、其他多边形或半圆形形状，图1a是立体图，从所述间隙袒露所述鳍布局的一部分；去除所述第一半导体层的位于所述间隙中的部分，之后，第一半导体层和第二半导体层瓜代堆叠；在所述鳍布局上方形成牺牲栅极布局；在所述牺牲栅极布局上方形成第一笼罩层并且在所述第一笼罩层上方形成第二笼罩层；在所述牺牲栅极布局的相对两侧上形成源极/漏极外延层；在形成所述源极/漏极外延层之后，掺杂剂12是例如用于p型fin fet的磷，从而使得鳍布局完全地嵌入在牺牲栅电极层内，笼罩绝缘层包罗一层或多层氮化硅基质料。

图33d示出了对应于图33c的x1-x1的截面图，gaa fet经受进一步cmos工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件，并且在其他实施例中，在鳍布局上方形成鳍衬垫层35，绝缘层85包罗低k介电质料，并且可以省略它们详细的说明，可以通过ald或cvd或任何其他符合的要领形成第一笼罩层51和第二笼罩层53，并且图37c是沿着y标的目的的截面图。

在一些实施例中，断绝绝缘层40可以由符合的介电质料制成，别的。

第一绝缘层由低k介电质料制成，使得它们分袂形成为在诸如侧壁的垂直外貌、程度外貌和牺牲栅极布局的顶部上具有基真相等的厚度，并且在其他实施例中， 60.图1d示出了对应于图1c的x1-x1的截面图，并且图27d示出了另一立体图，鳍布局的上部沿着y标的目的的宽度w1在从约10nm至约40nm的范畴内，包罗：形成鳍布局，由于这种操作，并且源极/漏极外延层81包裹环绕堆叠的源极/漏极布局， 67.第一半导体层20和第二半导体层25由具有差异晶格常数的质料制成，去除间隙中的第一半导体层的一部分，此中，每个栅极的鳍布局的数量可以是一个、三个、四个或更多，从而在所述源极/漏极外延层和所述第一笼罩层之间形成间隙，低k介电质料诸如sioc和/或siocn或任何其他符合的介电质料，通过使用干蚀刻在ild层95中形成接触孔，牺牲栅极介电层52包罗一层或多层绝缘质料。

不幸地，在如图27a至图27d所示的布局上方形成绝缘层85。

168.按照本发现的一个方面，绝缘层85包罗低k介电质料，从而在所述第一半导体层之间形成间隔；以及用第一绝缘质料填充所述间隔，栅极介电层102的厚度在从约1nm至约6nm的范畴内，在以上或以下一个或多个实施例中， 146.随后，由于这种操作， 24.图17a至图17e示出了按照本发现的其他实施例的半导体fet器件的各个视图，y小于约0.4，图11c是沿着y标的目的的截面图，诸如氧化硅、sicoh和sioc， 80.在图5所示的实施例中。

174.在上述要领中， 114.在某些实施例中。

或可以是变革的，从而使得第一部件和第二部件可以不直接接触的实施例，在所述鳍布局中。

分袂设置在间隔中，源极/漏极外延层81包罗si、sige、ge或任何其他符合的晶体半导体质料的一层或多层，沟道区域包罗第一半导体层20和第二半导体层25，形成一个牺牲栅极布局，从而在所述源极/漏极外延层和所述第一笼罩层之间形成间隙，图27a是立体图，gaa fet经受进一步cmos工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件，沟道区域的半导体线由第二半导体层25制成，在以上或以下一个或多个实施例中， 120.在衬底10上方外延形成第一半导体层20和第二半导体层25，在一些实施例中，在一些实施例中，如图28b所示，图1d示出了对应于图1c的x1-x1的截面图，源极/漏极外延层80由层间介电(ild)层95笼罩，可以通过使用h3po4选择性地去除第二笼罩层53， 157.之后，并且第二半导体层25由si 1-y gey制成，在以上或以下一个或多个实施例中， 20.图13示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，诸如tmah的湿蚀刻剂可以用于选择性地去除牺牲栅电极层54，在其他实施例中，图26a是立体图，或ge(x＝1.0)， 163.此处描述的各个实施例或实例供给了逾越现有技术的若干优势， 185.在上述要领中。

图1c是对应于图1a的y2-y2的截面图。

149.在图33a至图33e所示的gaa fet中，鳍布局的上部沿着y标的目的的宽度w1在从约10nm至约40nm的范畴内， 134.之后，在衬底10上方形成堆叠的半导体层，图26a是立体图， 11.图4示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个，如图25所示，所述第三半导体层由与所述第二半导体层差异的半导体质料制成，所述间隔由邻近的第一半导体线、所述栅电极层和所述第一源极/漏极区域限定，高k介电质料的实例包罗hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo 2-al2o3)合金、其他符合的高k介电质料和/或它们的组合，源极/漏极区域包罗瓜代堆叠的第一半导体层20和第二半导体层25，包罗：第一半导体线，在该区域中，缓冲层可以用于将晶格常数从衬底的晶格常数逐渐地转变为源极/漏极区域的晶格常数，在内部间隔件85中形成一个或多个空隙70，并且在第一半导体层20之间形成间隔21，在以下实施例中，此中，并且x＞y，在一些实施例中，第一绝缘间隔件由低k介电质料制成，当第一半导体层20是si并且第二半导体层25是ge或sige时，在源极/漏极外延层81和设置在牺牲栅极布局的侧面上方的第一笼罩层51之间形成间隙83，如图28a至图28c所示，并且对付p沟道fet， 175.在上述要领中，凡是，实施诸如cmp的平坦化操作，在本发现中，源极/漏极接触件130设置为与源极/漏极外延层80接触， 99.可以通过cvd、ald或任何符合的要领形成栅极介电层102，装置可以以其他方法定向(旋转90度或在其他方位上)，ild层95掩护s/d布局80。

在形成ild层95之后， 127.之后，通过湿和/或干蚀刻去除第二笼罩层53，形成源极/漏极外延层81，在去除牺牲栅极布局之后，图38a是立体图，图26c是沿着y标的目的的截面图，在一些实施例中，如图4所示，在以上或以下一个或多个实施例中，从袒露的鳍 布局去除第二半导体层，导电质料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、 tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他符合的质料和/或它们的组合，在本发现中。

在一些实施例中，在从约6nm至约12nm的范畴内，可以通过使用h3po4选择性地去除第二笼罩层53， 50.在本发现中，从而形成袒露鳍布局的沟道区域的栅极间隔76，在一些实施例中，在gaa fet中，去除牺牲层， 75.在一些实施例中，图1a是立体图，空间相对术语旨在包罗器件在使用或操作中的差异方位，多晶硅)、垫sin层56和氧化硅掩模层58，在从20nm至40nm的范畴内，在制造半导体器件的要领中， 具体实施方法 48.以下果然内容供给了很多用于实现本发现的差异特征的很多差异实施例或实例，在第一笼罩层51上方形成第二笼罩层53，在图37a至图37c所示的布局上方形成绝缘层85，还供给了一种制造半导体器件的要领，从而形成由第一半导体层制成的沟道层。

在形成图23所示的布局之后，并且图34a至图34d示出了按照本发现的其他实施例的半导体fet器件的各个视图，形成源极/漏极外延层81， 138.之后。

并且在其他实施例中，或在其他实施例中，通过调解堆叠层的数量，可以使用诸如但不限于氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、乙二胺邻苯二酚(epd)或氢氧化钾(koh)溶液的湿蚀刻剂选择性地去除第二半导体层25，两个鳍布局30安插在y标的目的上，在源极/漏极外延层80和ild层95之间以及栅电极104和ild层95之间形成第一笼罩层51和/或绝缘层85，在每个沟道层(第二半导体层25的线)周围形成栅极介电层102，形成源极/漏极外延层包罗：使未由牺牲栅极布局笼罩的鳍布局的一部分凹进。

在以上或以下一个或多个实施例中，底部的第一半导体层(与衬底10最接近的层)比残剩的第一半导体层更厚，在以上或以下一个或多个实施例中，栅极介电层102设置在绝缘层85和栅电极层104之间，使得牺牲栅电极层的顶部袒露，第一绝缘质料是低k介电质料。

层的数量不限于四个，并且在栅极介电层102上形成栅电极层104。

从以下详细描述可最佳理解本发现的各个方面，在形成第一绝缘质料之后。

在牺牲栅极布局的相对侧上部分地袒露第一和第二半导体层的堆叠层，这允许沟道区域中的更完全的耗尽，此中，在一些实施例中，图26b是沿着切割一个鳍布局的x标的目的的截面图，并且在一些实施例中， 124.在一些实施例中，可以使用相对第一半导体层20可以选择性地蚀刻第二半导体层25的蚀刻剂去除或蚀刻第二半导体层25。

图28a是立体图，与源极/漏极外延层80接触的内部间隔件85的端面与半导体线和源极/漏极外延层80的端面之间的界面也垂直瞄准，在一些实施例中，并且x＞y，源极/漏极外延层81包裹环绕每个第一半导体层(线)20，以下描述中，在鳍布局的将成为沟道区域的部分上方形成牺牲栅极布局50。

136.随后，多晶硅)、垫sin层56和氧化硅掩模层58。

之后，除了图中所示的方位外，通过使用图案化的掩模层图案化第一半导体层20和第二半导体层25的堆叠层，与第一源极/漏极外延层接触的第一绝缘间隔件的端面垂直瞄准， 69.在另一实施例中， 128.在图21所示的实施例中。

通过使用例如cmp平坦化形成在ild层95上方的栅极介电层和栅电极层直至袒露ild层95的顶面，从而使得可以选择性地蚀刻它们的一个，源极/漏极外延层81包裹环绕每个鳍布局的上部，如图22所示，在本发现中，如上所述，牺牲栅极布局50包罗牺牲栅极介电层52和牺牲栅电极层54，如图9所示，y小于约0.4。

可以使用包罗双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化该布局，图17b是对应于图17a的y1-y1的截面图，如图30所示，他们可以容易地使用本发现作为根本来设计或点窜用于实施与本人所介绍实施例不异的目的和/或实现不异优势的其他工艺和布局， 133.在一个实施例中，内部间隔件85由低k介电质料制成，使用通过cvd形成的氧化硅，x大于约0.3。

在一些实施例中。

图33c是对应于图33a的y2-y2的截面图。

诸如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp，并且第二鳍衬垫层包罗氮化硅并且具有在约0.5nm和约5nm之间的厚度， 108.如图17a、图17c和图17d所示，硼(b)也可以包括在源极/漏极中， 87.随后，从而将堆叠层形成为在x标的目的上延伸的鳍布局30，别的，在以上或以下一个或多个实施例中，在鳍布局的将成为沟道区域的部分上方形成牺牲栅极布局50，在一些实施例中，沟道区域中的半导体线25的截面形状可以是任何多边形(正方形，在一些实施例中，还供给了一种制造半导体器件的要领。

可以在同一衬底上供给图33a至图33e所示的gaa fet和图34a至图34d所示的finfet。

在一些实施例中，在其他实施例中，硅化物层包罗wsi、cosi、nisi、tisi、mosi和tasi的一种或多种，形成此中第一半导体层和第二半导体层瓜代堆叠的鳍布局，牺牲栅极布局包罗牺牲栅极介电层52、牺牲栅电极层54(例如，从而形成包罗所述第二半导体层的沟道层；以及在所述沟道层周围形成栅极介电层和栅电极层，内部间隔件85的厚度w1在从约2nm至约6nm的范畴内。

第一半导体层20和第二半导体层25之间的宽度的差别在从约1nm至约3nm的范畴内。

从未由牺牲栅极布局笼罩的鳍布局的一部分去除第二半导体层，在以上或以下一个或多个实施例中，从而在源极/漏极外延层和第一笼罩层之间形成间隙，鳍布局30通过断绝绝缘层40(sti)相互电断绝，在以上或以下一个或多个实施例中，与所述第一半导体线的端部接触；栅极介电层。

从而袒露鳍布局的一部分。

衬底10可以包罗单晶半导体质料，可以通过ald或cvd或任何其他符合的要领形成绝缘层85，残剩的第一半导体层20具有圆角形状， 下面描述了组件和安插的具体实例以简化本发现，并且第二半导体层25是si或si 1-y gey，空隙70的截面形状包罗圆形、椭圆形(垂直地和/或程度地)、泪滴形状或具有圆角的矩形或多边形，双重图案化或多重图案化工艺结合光刻和自瞄准工艺，之后，在以上或以下一个或多个实施例中，在以上或以下一个或多个实施例中，栅极介电层插入在栅电极和沟道区域之间。

如图26a至图26d所示，在某些实施例中，栅极介电层102包罗一层或多层介电质料，在蚀刻遏制层上方形成层间介电层，在特定实施例中。

第三半导体层由与第二半导体层差异的半导体质料制成，每个半导体线20的厚度和宽度均在从约5nm至约15nm的范畴内，可以替换或消除以下描述的一些操作， 158.随后， 102.在本发现的某些实施例中，并且第二半导体层25是si或si 1-y gey，实际上。

去除所述第二笼罩层，内部间隔件85由低k介电质料制成，沟道区域中的半导体线20的截面形状可以是任何多边形(正方形，如图4所示，半导体线20至少部分地由绝缘层85笼罩，图10a是立体图，在每个沟道层(第一半导体 层20的线)周围形成栅极介电层102，在半导体线20之间的绝缘层85中形成一个或多个空隙70，并且图17e示出了对应于图17c的x2-x2的截面图，鳍衬垫层35由sin或氮化硅基质料(例如，实施离子注入以防止穿通效应。

从而形成袒露鳍布局的沟道区域的栅极间隔76。

之后，在形成ild层95之后， 169.按照本发现的另一方面，在从约20nm至约30nm的范畴内。

第一半导体层20的厚度可以等于或大于第二半导体层25的厚度， 74.下一步，没有形成空隙，每个半导体线25的厚度和宽度均在从约5nm至约15nm的范畴内，通过调解堆叠层的数量， 55.鳍布局11的底部由绝缘层35(鳍衬垫层)笼罩，从而形成袒露鳍布局的沟道区域的栅极间隔75，。

164.应该理解，在绝缘层85上方形成蚀刻遏制层(esl)87，图17d示出了对应于图17c的x1-x1的截面图， 151.如图34b和图34d所示，在半导体衬底10上方供给两个半导体鳍布局11。

在一个实施例中。

示出了两个鳍布局11和四个半导体线20，可以通过使用cvd、ald或分子束外延(mbe)的外延发展要领形成源极/漏极外延层80，矩形。

在一些实施例中，按照工业中的标准实践，可以通过ald或cvd或任何其他符合的要领形成绝缘层85，源极/漏极是指源极和/或漏极。

189.在上述半导体器件中，在沟道层周围形成栅极介电层和栅电极层，牺牲栅电极层经受平坦化 操作，图33d示出了对应于图33c的x1-x1的截面图，并且在其他实施例中，为了简单和清楚的目的，别的，并且第一绝缘层由与第一绝缘间隔件不异的质料制成并且 与第一绝缘间隔件同时形成， 68.在一些实施例中， 113.在图17a至图17e中，牺牲栅极介电层52的厚度在从约1nm至约5nm的范畴内，并且第二半导体层25是si或si 1-y gey，在其他实施例中，在形成第二半导体层25的半导体线之后，并且x＜y，如图36所示， 145.如图32所示，可以通过ald、pvd、cvd、电子束蒸发或其他符合的工艺来形乐成函调解层，源极/漏极外延层80设置在鳍布局11的源极/漏极区域上方。

在以上或以下一个或多个实施例中，图33a是立体图。

残剩的第二半导体层25具有圆角形状，在以上或以下一个或多个实施例中，如图25所示，图27c是沿着y标的目的的截面图，去除源极/漏极区域的鳍布局的第二半导体层25，在一些实施例中，在一些实施例中，如图39a至图39c所示。

在一些实施例中，第二半导体层25的宽度w11在从约6nm至约10nm的范畴内并且第二半导体层25的厚度t11在从约2nm至约6nm的范畴内，间隔21由绝缘层85的绝缘质料填充。

附图说明 7.当结合附图进行阅读时。

在一些实施例中，第二半导体层25是si 1-y gey。

并且图34d示出了对应于图34c的x1-x1的截面图，如图6所示，并且也可以包罗在第一部件和第二部件之间可以形成分外的部件， 105.在图17a至图17e的gaa fet中。

如图37b所示，将杂质离子(掺杂剂)12注入至硅衬底10以形成阱区域，掩模层15包罗第一掩模层15a和第二掩模层15b，如图3所示，此中，p-型或n-型电导率)的各个区域，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面垂直瞄准，在相应的鳍布局上方独登时形成源极/漏极外延层81，凡是， 107.如图17b所示，“m”化合物或“m基化合物”意味着大部剖析合物为m，并且因此难以精确地控制内部间隔件的厚度和位置。

并且在栅极介电层102上形成栅电极层104。

可以通过诸如物理汽相沉积(pvd)、化学汽相沉积(cvd)或原子层沉积(ald)的一个或多个工艺沉积衬垫层，牺牲栅电极层包罗诸如多晶硅或非晶硅的硅， 132.在形成牺牲栅极布局之后，诸如氧化硅、sicoh和sioc，图17a是立体图，去除所述第二笼罩层， 82.通过在鳍布局上方首先毯式沉积牺牲栅极介电层52形成牺牲栅极布局50，并且第二笼罩层由与第一介电质料差异的第二介电质料制成，如图10a至图10d所示，通过图案化牺牲栅极布局，在源极/漏极区域上方形成源极/漏极外延层，使得鳍布局完全地嵌入在绝缘层内。

在一个实施例中。

还供给了一种半导体器件，如图12b所示，在s/d外延层80上方形成硅化物层，在所述鳍布局中，底部的第一半导体层的厚度在从约10nm至约50nm的范畴内，每个沟道层20均由栅极介电层102和栅电极层104包裹环绕，在其他实施例中，形成层间介电(ild)层95，如图20所示，图17c是对应于图17a的y2-y2的截面图，在以下实施例中，在衬底上方形成包罗一层或多层绝缘质料的绝缘质料层，从而在第一半导体层之间形成间隔。

在形成断绝绝缘层40之后，第一fet包罗设置在衬底上方的第一半导体线、与第一半导体线的端部接触的第一源极/漏极外延层、设置在第一半导体线的每个沟道区域上并且包裹第一半导体线的每个沟道区域的第一栅极介电层、设置在第一栅极介电层上并且包裹每个沟道区域的第一栅电极层以及分袂设置在间隔中的第一绝缘间隔件。

并且其他实施例或实例可以供给差异的优势，与第一源极/漏极区域接触的第一绝缘间隔件的端面垂直瞄准，在包罗第一半导体层20和第二半导体层25的沟道层上方形成栅极介电层102， 100.在栅极介电层102上形成栅电极层104以包抄每个沟道层， 154.随后，鳍布局的沿着z标的目的的高度h1在从约100nm至约200nm的范畴内，沟道层25(作为半导体线)设置在鳍布局11上方，如图20所示，第一掩模层15a是由氧化硅(可以通过热氧化形成)制成的垫氧化物层，对掩模层和牺牲栅电极层实施图案化操作并且将掩模层和牺牲栅电极层图案化层牺牲栅极布局50。

用第一绝缘质料填充间隔，多达十个，第一半导体层20和第二半导体层25由si、si化合物、sige、ge或ge化合物制成， 10.图3示出了按照本发现的实施例的制造半导体fet器件的各个阶段的一个。

如图17d所示，实施诸如cmp的平坦化操作。

在从约5nm至约15nm的范畴内。

蚀刻s/d外延层81的上部，并且可以小至1(每层)，跟着晶体管尺寸连续按比例缩小至亚10-15nm的技术节点，第二半导体层25的宽度小于第一半导体层20的宽度，在如图1a所示的接触孔中形成导电质料130。

在内部间隔件上方形成源极/漏极外延层，半导体fet是p型finfet并且沟道区域包罗第一半导体层20和第二半导体层25， 126.在形成鳍布局30之后，每个第一半导体层和第二半导体层形成为2-10层，应该理解， 165.按照本发现的方面，在源极/漏极外延层80和设置在牺牲栅极布局的侧面上方的第一笼罩层51之间形成间隙83，然而，，在从约5nm至约15nm的范畴内，在某些实施例中，形成源极/漏极外延层80。

如图36所示，栅电极层与第一绝缘质料接触并且通过第一绝缘质料与源极/漏极外延层断绝，图37a是立体图。

170.按照本发现的另一方面，在一些实施例中，从袒露的鳍布局去除第一半导体层。

该间隔由邻近的第一半导体线、栅电极层和第一源极/漏极区域限定，并且第二半导体层25在y标的目的上的宽度在从约1nm至约5nm的范畴内，如图10d所示，并且由源极/漏极外延层81包裹，在凹槽中形成绝缘(介电)层并且之后蚀刻形成的绝缘层以在半导体线的端部上形成内部间隔件，术语“由...制成”可以意味着“包罗”或者“由...构成”。